在芯片制造的微观世界里，晶体管像是数亿个微型开关，而连接它们的金属线就像城市里的立交桥。过去几十年，供电和信号传输都挤在芯片的“正面”（晶圆表面）。然而，随着晶体管尺寸逼近物理极限，正面的“交通拥堵”日益严重——布线拥挤、电阻变大、热量堆积，直接拖累了芯片性能。

一、传统封装设计方法

为了破局，背面供电技术（Backside Power Delivery）成了近两年半导体界的热门方向。它干脆把供电的“电线”搬到芯片背面，把正面的宝贵空间留给信号传输。最近，在2024年VLSI（超大规模集成电路）技术研讨会上，三星和IBM就联合发表了一项令人眼前一亮的新成果。这项研究对比了几种供电方案，其中最受瞩目的就是图里蓝框标注的 DBC方案。

首先看左边的柱状图：单元高度（Cell Height）。采用DBC方案后，相比传统的背面供电，芯片标准单元的垂直高度可以大幅缩减约20%。这就好比把房间里原本占用地面空间的粗大电线，全部塞进了天花板或者墙壁里，腾出的地面自然能摆放更多家具（晶体管）。在芯片面积不变的情况下，能塞入更多的器件，直接提升了计算密度。

二、电阻对比

更惊艳的表现在中间的电阻对比图里。为什么过去背面供电推广起来阻力重重？因为把电从正面引到背面的“接线”（接触孔）太慢、电阻太大。看图右侧的微观结构示意图，传统的FVBP（Via或长条形）需要复杂的垂直接触，电流要走弯路。而DBC方案通过结构优化，把源/漏区（S/D）通过接触孔（CA）更直接地“插”到背面的电源轨上。这种直连设计，直接带来了约4倍（~4x）的接触电阻降低！

千万别小看这“4倍”。接触电阻越小，电流传输越通畅，芯片运行时的功耗损失和发热量就越少。对于如今动辄消耗几十瓦、上百瓦算力的AI大模型芯片来说，降低这一丁点电阻，往往能换来巨大的散热缓解和能效提升。

总的来说，DBC背面供电技术，既让芯片“瘦身”（降低高度），又给芯片“强心”（降低电阻）。虽然工艺极其复杂，但它已经为后摩尔时代的3D芯片堆叠和大算力AI芯片指明了清晰的道路。未来的半导体，可能真的要“反转”过来看了。

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